ONFI 3.1 Controller
- 価格: $35,000.00
- パーツ番号: ACS-DIP-ONFI31
- ベンダー: Arasan Chip Systems, Inc.
- Partner Tier: Elite
製品説明
The IP core supports Open Nand Flash Interface Working Group (ONFI) 3.1 standard and backward compatible to earlier versions. Tools used Vivado 2022.1 Arasan's IP is also available to license for ASIC applications. Arasan offers a licensing scheme to go from FPGA to ASIC at reduced license fees.
主な機能と利点
- Supports all mandatory commands and selected optional commands
- Supports speed ranging from 40MB/s to 400MB/s to allow applications to balance performance and power
デバイス インプリメンテーション マトリックス
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
| ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証？ | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| VIRTEX-UP Family | XCVU9P | -2 | Vivado ML 2022.1 | 18902 | 106936 | 0 | 0 | 0 | 0 | 200 |
IP の品質指標
一般的な情報
| データ作成日 | Nov 14, 2022 |
| 現在の IP リビジョン番号 | 3p13 |
| 現在のリビジョンのリリース日 | Aug 29, 2015 |
| 初期バージョンのリリース日 | Mar 29, 2013 |
ザイリンクス カスタマによる製品化
| 製品化をしたザイリンクス カスタマーのプロジェクト数 | 10 |
| 参照資料の有無 | N |
デリバラブル (成果物)
| 購入可能な IP 形式 | Source Code |
| ソース コードの形式 | Verilog |
| ハイレベル モデルの有無 | Y |
| モデル形式 | Other |
| 統合テストベンチの有無 | Y |
| 統合テストベンチの形式 | Verilog |
| コード カバレッジ レポートの有無 | Y |
| ファンクショナル カバレッジ レポートの有無 | N |
| UCF の有無 | SDF |
| 市販の評価ボードの有無 | N |
| ボード上で使用した FPGA | N/A |
| ソフトウェア ドライバーの有無 | N |
インプリメンテーション
| ザイリンクス製品向けのコード最適化の有無 | Y |
| 一般的な FPGA 最適化技術 | UltraFast Design Methodology |
| カスタムの FPGA 最適化技術 | Vivado |
| サポートされる合成ソフトウェア ツール/バージョン | Xilinx XST |
| スタティックタイミング解析実施の有無 | Y |
| AXI インターフェイス | AXI4-Lite |
| IP-XACT メタデータの有無 | Y |
検証
| 資料検証計画の有無 | Yes, document only plan |
| 試験方法 | Directed Testing |
| アサーション | Y |
| 収集したカバレッジ メトリック | Code |
| タイミング検証実施の有無 | Y |
| タイミング検証レポートの有無 | Y |
| サポートされるシミュレーター | Cadence NC-Sim |
ハードウェア検証
| FPGA 上で検証済み | N |
| 業界標準コンプライアンス テストに合格 | N |
| テスト結果の有無 | N |