WO2004061636A1 - Ｕｓｂ装置およびｕｓｂ装置の制御方法 - Google Patents

Ｕｓｂ装置およびｕｓｂ装置の制御方法 Download PDF

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Manabu Nakano
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
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    • G—PHYSICS
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
    • G06F13/426—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using an embedded synchronisation, e.g. Firewire bus, Fibre Channel bus, SSA bus

Definitions

  • the present invention relates to a USB (universal 'serial' bus) device, and more particularly to a USB device compatible with the USB 2.0 standard, which is faster than the US 1.1 standard.
  • USB universal 'serial' bus
  • USB 2.0 compatible device a USB host (hereinafter referred to as HS host) compatible with the USB 2.0 standard and a USB device connected to it (hereinafter referred to as USB 2.0 compatible device) have been put into practical use.
  • HS host a USB host
  • USB 2.0 compatible device many do not strictly comply with the USB 2.0 standard. Therefore, there is a need for a USB 2.0 compatible device that can be connected to such a USB 2.0 non-compliant HS host in a high-speed mode with a transfer rate of 480 Mbps.
  • the USB 2.0 compatible device is connected to the USB host in a high speed mode or a full speed mode with a transfer speed of 12 Mbps, depending on the standard of the host.
  • FIG. 7 is a diagram showing a change in the USB bus when the high speed mode is selected during the handshake during reset
  • FIG. 8 is a diagram showing the USB bus when the full speed mode is selected.
  • the voltage of the D + signal of the USB bus is 3. OV, and the voltage of the D— signal is OmV.
  • the reset assertion period starts. In the SEO state, the voltage on both the D + and D- signals will be less than 80 OmV.
  • USB 2 in case of reset . 0 compatible device, the voltage of D- signal becomes 80 OmV (Chirp K). This caption indicates to the host that the USB 2.0 compatible device is compatible with the high speed mode.
  • the state returns to the SE0 state, which is a transition section for switching the signal output side from the USB 2.0 compatible device side to the USB host side.
  • the USB 2,0 compatible device waits for a response from the US host.
  • the USB host transits to the high-speed mode, as shown in Fig. 7, the USB host changes the D- signal voltage to 80 OmV (chart K) and the D + signal power.
  • the state where the pressure becomes 90 OmV (Charge J) is alternately repeated.
  • the state returns to the SE0 state, the reset is completed, and the idle state of the high-speed mode is set.
  • the USB 2.0 compatible device After the transition section after the chirp K by the USB 2.0 compatible device, if the alternate chirp K and the chirp J by the USB host are not detected, the USB 2.0 compatible device will Recognizes that the reset has been completed by a USB host (FS host) that complies with the USB 1.1 standard. As a result, the vehicle enters the idle state in the full speed mode.
  • FS host USB host
  • Tiny J is defined as D + by the state of the pull-up resistor 21 and pull-down resistors 11, 12 and 12 'of the USB host 1 and USB device 2 during the USB reset and the state of the input / output terminals. That is, the signal voltage becomes about 70 to 23 OmV.
  • the conventional USB 2.0 compatible device has the following problems because its threshold level is 100 to 15 OmV. That is, resetting In the handshake, when the voltage of the D + signal becomes about 70 to 23 OmV due to the ternary J as described above, the D + signal may be high even though it is originally at a low level. In this case, since the D + signal is high and the D— signal is low, the USB 2.0 compatible device recognizes that the reset of the FS host has ended, and incorrectly recognizes the HS host as the FS host. would. As a result, there was a problem when connecting to the HS host in the full speed mode.
  • the present invention has been made in view of the above-mentioned problems, and prevents the detection of Tiny J, and correctly recognizes that a USB 2.0 non-compliant HS host is an HS host.
  • An object of the present invention is to provide a device compatible with USB 2.0 that can be connected in a high speed mode.
  • Another object of the present invention is to prevent detection of Tiny J, to correctly recognize that the host is an HS host even if the host is not compatible with USB 2.0 and connect in a high-speed mode.
  • An object of the present invention is to provide a control method for a USB 2.0 compliant device. Disclosure of the invention
  • the present invention is characterized by the following.
  • the timer counts the duration of the SEO state of the USB bus, and asserts the SEO 3 ms detection signal to the reset determination circuit when the thread continues for 3 ms or more.
  • the reset discrimination circuit closes the switch, connects a bull-up resistor to the D + signal line of the USB path, detects the state of the USB path, and recognizes a reset if it is in the SEO state.
  • the reset detection signal is asserted to the reset control circuit.
  • the reset control circuit asserts a threshold level change signal to the receiver for the high speed mode. The receiver changes the threshold to a value higher than the USB bus voltage in the Tiny J state, for example, 25 OmV.
  • the reset control circuit negates the threshold level change signal to the receiver when detecting that the USB bus is in the K state.
  • the receiver sets the threshold Return to 125mV. In this way, it recognizes that the connection destination of the USB 2.0 compatible device is the HS host.
  • the threshold value of the receiver for the high-speed mode is changed to a value higher than the voltage of the USB bus in the Tiny J state, so that the Tiny: [ The response from the USB host can correctly detect that the USB bus has entered the K state.
  • FIG. 1 is a block diagram showing an example of a main part of a USB device according to the present invention
  • FIG. 2 is a block diagram showing an example of a receiver of a USB device according to the present invention
  • FIG. FIG. 4 is a block diagram showing another example of the receiver of the USB device according to the present invention.
  • FIG. 4 is a block diagram showing still another example of the receiver of the USB device according to the present invention.
  • FIG. 5 is a flowchart showing an example of control of the USB device according to the present invention at the time of handshaking
  • FIG. 6 is a flowchart showing another example of control of the USB device according to the present invention at the time of handshaking. Yes, Fig.
  • FIG. 7 shows the USB bus changes when the high speed mode is selected during the handshake during reset
  • Fig. 8 shows the full speed mode during the handshake during reset.
  • FIG. 9 is a block diagram showing a main part of the USB host and the USB device in the Tiny J state. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing an example of a main part of a USB 2.0 compatible device according to the present invention.
  • the USB 2.0 compliant device includes a reset detecting means including an SE0 timer 3, a suspend / reset discriminating circuit 4, a switch 5, and a bull-up resistor 6, and a reset control circuit 7.
  • Receiver for high speed mode Has eight is shown in FIG. 1, the USB 2.0 compliant device includes a reset detecting means including an SE0 timer 3, a suspend / reset discriminating circuit 4, a switch 5, and a bull-up resistor 6, and a reset control circuit 7.
  • Receiver for high speed mode Has eight Receiver for high speed mode Has eight.
  • SE0 timer 3 always counts the duration of the USB bus SE0 state.
  • the SE0 timer 3 asserts the SEO 3ms detection signal to the suspend / reset determination circuit 4 when the counter value from the start of the SE0 state becomes 3 ms or more.
  • the suspend Z reset determination circuit 4 closes the switch 5 and connects the pull-up resistor 6 to the D + signal line. Then, the suspend / reset determination circuit 4 recognizes a reset if the state of the USB bus when the bull-up resistor 6 is connected is SE0, and recognizes a suspend if it is not SE0. The suspend / reset discriminating circuit 4 asserts a reset detection signal to the reset control circuit 7 when recognizing the reset.
  • the reset control circuit 7 When the reset detection signal is asserted, the reset control circuit 7 asserts a threshold level change signal to the receiver 8.
  • the receiver 8 changes the threshold level of the receiver 8 when the threshold level change signal is asserted. Further, the receiver 8 outputs the SE0 signal, the J signal indicating the J state, or the K signal indicating the K state according to the D + signal and the D ⁇ signal.
  • the reset control circuit 7 recognizes the J signal or the K signal output from the receiver 8 and restores the threshold level of the receiver 8 to the original level.
  • SE0 timer 3 recognizes the SE0 signal output from receiver 8.
  • FIG. 2 is a block diagram showing a first example of the internal configuration of the receiver 8.
  • the receiver 8 includes a normal receiver 81 having a threshold value of, for example, 125 mV, a Tiny J receiver 82 having a threshold value of, for example, 25 OmV, and a selector 83.
  • the D + signal and the D— signal are typically supplied to both the receiver 81 and the Tiny J receiver 82.
  • the receiver 81 will normally have a threshold of 125mV and the Tiny J receiver 82 will have a 25 OmV threshold based on the SE0 and J0 signals to the selector 83, respectively.
  • Assert signal and K signal Negative Specifically, the normal receiver 81 and the Tiny J receiver 82 assert the SEO signal (SEO state) if both the D + signal and the D— signal are less than 80 OmV, for example. If is greater than, for example, 80 OmV, the SEO signal is negated.
  • the normal receiver 81 and the Tiny J receiver 82 assert the J signal (K signal is negated) if the D + signal is equal to or greater than the respective threshold, and the D ⁇ signal is equal to or greater than the respective threshold. Assert K signal (J signal is negated).
  • the selector 83 selects the output signal of the Tiny J receiver 83 if the threshold level change signal supplied from the reset control circuit 7 has been asserted, and if the threshold level change signal has been negated. Usually, the output signal of the receiver 81 is selected.
  • FIG. 3 is a block diagram showing a second example of the internal configuration of the receiver 8. As shown in FIG. In the example shown in FIG. 3, the receiver 8 includes a selector 91, an absolute value output subtractor 92, a comparator 93, a determiner 94, and a receiver 95 for SE0.
  • the selector 91 selects, for example, a threshold of 25 O mV for Tiny J if the threshold level change signal supplied from the reset control circuit 7 is asserted, and if the threshold level change signal is negated. For example, a threshold of 125 mV is selected for normal operation.
  • the absolute value output subtractor 9 2 generates the absolute value of the difference between the voltage of the D + signal and the voltage of the D— signal, that is, the value of I ([D + signal]-[D—signal]) 1 and the D + signal Find the sign when the voltage of the D- signal is subtracted from the voltage of.
  • the comparator 93 compares the threshold value selected by the selector 91 with the absolute value supplied from the absolute value output subtracter 92.
  • Judgment unit 94 judges the J state or the K state based on the comparison result of comparator 93 and the sign supplied from absolute value output subtractor 92. Specifically, when the absolute value is equal to or greater than the threshold, the signal is asserted if the sign is positive, the K signal is negated (J state), and if the sign is negative, the J signal is negated and Assert the signal (K state). On the other hand, when the absolute value is smaller than the threshold, It is effective.
  • the receiver for 3 £ 0 asserts the SE0 signal (SE0 state) if the D + signal and the D— signal are both less than 80 OmV, for example, and SE0 signal if one of them is more than 80 OmV, for example. Negates.
  • FIG. 4 is a block diagram showing a third example of the internal configuration of the receiver 8.
  • the receiver 8 includes an A / D converter 101 for converting a D + signal to a digital signal, an A / D converter 102 for converting a D- signal to a digital signal, and an AZD converter 101, 102
  • the arithmetic unit 103 asserts or negates the SE0 signal, the J signal, and the K signal according to the output value (digital conversion value) and the threshold level change signal supplied from the reset control circuit 7.
  • Arithmetic unit 103 asserts the SE0 signal (SE0 state) if the digitally converted value of the D + signal and the digitally converted value of the D— signal are both smaller than 80 OmV, for example. If this is the case, negate the SE0 signal. Arithmetic unit 103 asserts the J signal (K signal is negated) when the digital conversion value of the D + signal is 15 OmV or more, for example, and sets the digital conversion value of the D signal to 150 mV or more, for example. Assert the K signal (the J signal is negated) at the time of and set it to the K state. It is invalid when both the digitally converted value of the D + signal and the digitally converted value of the D— signal are smaller than, for example, 15 OmV.
  • FIG. 5 is a flowchart showing a first example of control at the time of handshake.
  • the SEO timer 3 starts counting the duration of the SEO state.
  • the SEO timer 3 asserts the SE 03 ms detection signal to the suspend / reset discriminating circuit 4 when the SEO state has continued for, for example, 3 ms or more (step S 501: Yes).
  • the suspend / reset discriminating circuit 4 closes the switch 5 and the D + signal line Is connected to pull-up resistor 6 (step S502). Then, the suspend / reset determination circuit 4 determines whether the USB path is in the SE0 state or not (Step S503). As a result, if the USB bus is in the SE0 state (Step S503: Yes), the suspend Z reset determination circuit 4 recognizes that the host state is reset, and asserts the reset detection signal to the reset control circuit 7. I do.
  • the reset control circuit 7 asserts a threshold level change signal to the receiver 8 for the high-speed mode. Accordingly, the receiver 8 changes the threshold value to, for example, 250 mV (step S504). Subsequently, the driver (omitted in FIG. 1) asserts the signal D— to execute the chirp drive K (step S505). Next, the driver negates the D- signal, terminates the chirp drive K, and holds the USB bus in the SE0 state until the USB path goes to the J state or the K state (step S506).
  • step S508 when the reset control circuit 7 detects that the USB bus has entered the K state (step S508: Yes), the reset control circuit 7 negates the threshold level change signal to the receiver 8. Accordingly, the receiver 8 for the high-speed mode returns the threshold value to, for example, 125 mV (step S509). In this way, it is recognized that the connection destination of the USB 2.0 compatible device is the HS host (step S510), and the handshake ends and the reset ends.
  • the reset control circuit 7 detects that the USB bus is in the J state (step S507: Yes), and changes the threshold level to the receiver 8 for the high speed' mode. Negate the signal. Then, the receiver 8 for the high-speed mode returns the threshold value to, for example, 125 mV (step S
  • connection destination of the USB 2.0 compatible device is the FS host (step S512), and the handshake ends and the reset ends.
  • step S 506 may, J
  • the threshold value of the receiver 8 for the high-speed mode is returned to, for example, 125 mV (step S511), and the FS host is recognized (step S512).
  • the handshake ends, and the reset ends.
  • the suspend Z reset determination circuit 4 determines that the host state is in the suspend state. Recognition (step S513), and the handshake ends.
  • FIG. 6 is a flowchart showing a second example of control at the time of handshake. As shown in FIG. 6, when a handshake during reset is started, steps S601 to S605 are sequentially performed. Steps S601, S602, S603, S604, and S605 are the same as steps S501, S502, S503, S504, and S505 of the first control example, respectively. A duplicate description will be omitted.
  • step S606 the reset control circuit 7 sets the USB bus to the K state.
  • step S607: Yes the threshold level change signal is negated to the receiver 8 for the high speed mode.
  • the high-speed mode receiver 8 returns the threshold value to, for example, 125 mV (step S608).
  • the connection destination of the USB 2.0 compatible device is the HS host (step S609), the handshake ends, and the reset ends.
  • Step S606 Yes
  • the host is the FS host
  • Step S610 the handshake ends, and the End.
  • step S611 the suspend / reset determination circuit 4 indicates that the host state is suspended.
  • the threshold of the receiver 8 for the high-speed mode is changed to a value higher than the voltage of the USB bus in the Tiny J state, for example, 25 OmV. It is possible to correctly detect that the USB bus has entered the K state by the response from the USB host without detecting the USB bus. Therefore, it is possible to correctly recognize the HS host and connect in the high-speed mode without erroneously recognizing the HS host as the FS host.
  • the present invention is not limited to the above-described embodiment, but can be variously modified.
  • the threshold value of the receiver 8, the detection time of the SEO state, and the like can be variously selected according to the USB standard.
  • the threshold value of the receiver 8 after reset is not limited to 125 mV, and may be any value within the USB standard.
  • the threshold value of the high-speed mode receiver is changed to a value higher than the USB bus voltage in the Tiny J state. Without detecting J, it is possible to correctly detect that the USB bus is in the K state by the response from the USB host. Therefore, it is possible to correctly recognize the HS host and connect in the high-speed mode without erroneously recognizing the HS host as the FS host.
  • the present invention prevents the detection of Tiny J, and even if the host is not compatible with USB 2.0, correctly recognizes that it is an HS host and can connect in the high-speed mode. Suitable for providing possible USB 2.0 compatible devices . Also, the present invention prevents the detection of Tiny J, and correctly recognizes that the host is an HS host even if it is a USB 2.0 non-compliant HS host. It is suitable for providing a control method for a 0-compatible device.

Abstract

　ＳＥ０タイマー（３）はＵＳＢバスのＳＥ０状態が３ｍｓ以上継続したことを検出し、サスペンド／リセット判別回路（４）へＳＥ０３ｍｓ検出信号をアサートする。サスペンド／リセット判別回路（４）はＤ＋信号線にプルアップ抵抗（６）を接続し、ＵＳＢバスがＳＥ０状態であることを検出し、リセット制御回路（７）へリセット検出信号をアサートする。リセット制御回路（７）はハイスピード・モード用のレシーバ（８）へ閾値レベル変更信号をアサートする。レシーバ（８）は閾値を２５０ｍＶに変更する。チャープドライブＫの実行、終了後に、リセット制御回路７はＵＳＢバスのＫ状態を検出したら、レシーバ（８）へ閾値レベル変更信号をネゲートする。レシーバ（８）は閾値を１２５ｍＶに戻す。

Description

明 細 書
U S B装置おょぴ U S B装置の制御方法 技術分野
本発明は、 USB (ユニバーサル 'シリアル 'バス） 装置に関し、 特に US 1. 1規格よりも高速な USB 2. 0規格に対応した USB装置に関する。 - 背景技術
近時、 USB2. 0規格に対応した US Bホスト （以下、 HSホストとする） や、 これに接続される US B装置 （以下、 USB2. 0対応装置とする） が実用 化されてきている。 し力 し、 HSホストであるにもかかわらず、 厳密には US B 2. 0規格に適合していないものが多く存在する。 そのため、 このような US B 2. 0非適合 H Sホストに、 転送速度が 480Mb p sのハイスピード ·モード で接続可能な US B 2. 0対応装置が求められている。
USB 2. 0対応装置は、 U SBホストに、 該ホストの規格に応じて、 ハイス ピード .モード、 または転送速度が 12Mb p sのフルスピード ·モードで接続 する。 第 7図は、 リセット中のハンドシェーク時にハイスピード 'モードが選択 されたときの US Bバスの変化を示す図であり、 第 8図は、 フルスピード 'モー ドが選択されたときの US Bバスの変化を示す図である。
第 7図おょぴ第 8図に示すように、 フルスピード ·モードのアイドル状態では 、 U SBバスの D+信号の電圧は 3. OVであり、 D—信号の電圧は OmVであ る。 この状態から、 SEO状態に移行すると、 リセットアサート区間が開始され る。 SEO状態では、 D+信号および D—信号の電圧はともに 80 OmVよりも 低くなる。
その後、 D+信号線にプルアップ抵抗が接続され、 USBホストの状態がリセ ットである力 サスペンドである力、判別される。 リセットの場合には、 USB 2 . 0対応装置により、 D—信号の電圧は 80 OmVとなる （チヤープ K)。 この チヤープ Κにより、 ホストに対して、 USB2. 0対応装置がハイスピード .モ ードに対応していることが示される。
そして、 再ぴ SE0状態となり、 信号の出力側を、 USB2. 0対応装置側か ら USBホスト側に切り替えるための遷移区間となる。 このとき、 USB 2, 0 対応装置は、 US Βホストからの応答を待機する状態となる。 US Bホストがハ ィスピード ·モードに遷移する場合には、 第 7図に示すように、 U S Bホストに より、 D—信号の電圧が 80 OmVになる状態 （チヤープ K) と、 D+信号の電 圧が 90 OmVになる状態 （チヤープ J) とが交互に繰り返される。 そして、 再 び S E 0状態となり、 リセットが終了して、 ハイスピード ·モードのアイドノレ状 態となる。
一方、 USB2. 0対応装置によるチヤープ Kの後の遷移区間を経て、 第 8図 に示すように、 USBホストによる交互のチヤープ Kとチヤープ Jが検出されな いと、 USB 2. 0対応装置は、 USB 1. 1規格に対応した US Bホスト （以 下、 FSホストとする） によるリセット終了状態であると認識する。 その結果、 フルスピード ·モードのアイドル状態となる。
ところで、 第 7図に示すように、 リセット中のハンドシェークにおいて、 タイ ニイ J (T i ny J) と呼ばれる状態があることが知られている （たとえば、 J o h n G a r n e y , E a So l a r i , Sh e 1 a g h C a 1 1 a h a n, Ko s a r J a f f , B r a d Ho s i e r 著 「USB Ha r dwa r e & S o f twa r e 日本語版」 株式会社ィンフォ 'ク リエイツ 1999)。 タイニイ Jとは、 第 9図に示すように、 US Bリセット 中における USBホスト 1および US B装置 2のプルアップ抵抗 21やプルダウ ン抵抗 11， 12、 '並びに入出力端子の状態により、 D +信号の電圧が 70〜 2 3 OmV程度になることである。
しかしながら、 従来の USB2. 0対応装置では、 その閾値レベルが 100〜 15 OmVであるため、 つぎのような不具合がある。 すなわち、 リセット中のハ ンドシェークにおいて、 上述したようにタ ニイ Jにより D+信号の電圧が 70 〜23 OmV程度になると、 D+信号が、 本来ローレベルであるにもかかわらず 、 ハイレべ とされることがある。 その場合、 D+信号がハイレベルで、 かつ D —信号がローレベルになるので、 USB2. 0対応装置は、 FSホストのリセッ ト終了状態であると認識し、 HSホストを FSホストと誤認識してしまう。 その 結果、 H Sホストにフルスピード ·モードで接続してしまうとレヽぅ問題点があつ た。
本発明は、 上記問題点に鑑みてなされたものであって、 タイニイ Jの検出を防 いで、 USB2. 0非適合 HSホストであっても、 HSホストであることを正し く認識して、 ハイスピード 'モードで接続することが可能な US B 2. 0対応装 置を提供することを目的とする。 また、 本発明の他の目的は、 タイニイ Jの検出 を防いで、 USB 2. 0非適合 HSホストであっても、 HSホストであることを 正しく認識して、 ハイスピード 'モードで接続するための US B 2. 0対応装置 の制御方法を提供することを目的とする。 発明の開示
上述した課題を解決し、 目的を達成するため、 -本発明は、 以下のことを特徴と する。 タイマーは、 U SBバスの SEO状態の継続時間をカウントし、 3ms以 上糸 続した時点で、 リセット判別回路へ SEO 3ms検出信号をアサートする。 リセット判別回路は、 スィツチを閉じ、 U S Bパスの D +信号線にブルアップ抵 抗を接続するとともに、 US Bパスの状態を検出し、 SEO状態であれば、 リセ ットであると認識して、 リセット制御回路へリセット検出信号をアサートする。 リセット制御回路は、 ハイスピード ·モード用のレシーバへ閾値レベル変更信号 をアサートする。 レシーバは、 閾値を、 タイニイ J状態における USBバスの電 圧よりも高い値、 たとえば 25 OmVに変更する。 チヤープドライブ Kの実行、 終了後に、 リセット制御回路は、 USBバスが K状態になったことを検出したら 、 レシーバへ閾値レベル変更信号をネゲートする。 レシーバは、 閾値をたとえば 125mVに戻す。 このようにして、 USB 2. 0対応装置の接続先が H Sホス トであることを認識する。
この発明によれば、 リセット検出時に、 ハイスピード ·モード用のレシーバの 閾値が、 タイニイ J状態における US Bバスの電圧よりも高い値に変更されるの で、 タイニイ： [を検出することなく、 USBホストからの応答により USBバス が K状態になったことを正しく検出することができる。 図面の簡単な説明
第 1図は、 本発明にかかる U S B装置の要部の一例を示すプロック図であり、 第 2図は、 本発明にかかる US B装置のレシーバの一例を示すブロック図であり 、 第 3図は、 本発明にかかる US B装置のレシーバの他の例を示すブロック図で. あり、 第 4図は、 本発明にかかる US B装置のレシーバのさらに他の例を示すブ ロック図であり、 第 5図は、 本発明にかかる US B装置のハンドシェーク時の制 御の一例を示すフローチャートであり、 第 6図は、 本発明にかかる US B装置の ハンドシェーク時の制御の他の例を示すフローチャートであり、 第 7図は、 リセ ット中のハンドシェーク時にハイスピード .モードが選択されたときの U S Bバ スの変化を示す図であり、 第 8図は、 リセット中のハンドシェーク時にフルスピ ード ·モードが選択されたときの US Bバスの変化を示す図であり、 第 9図は、 タイニイ J状態のときの US Bホストおよび US B装置の要部を示すプロック図 である。 発明を実施するための最良の形態
以下に、 本発明の実施の形態について図面を参照しつつ詳細に説明する。 第 1 図は、 本発明にかかる USB 2. 0対応装置の要部の一例を示すブロック図であ る。 第 1図に示すように、 この US B 2. 0対応装置は、 SE0タイマー 3、 サ スペンド /リセット判別回路 4、 スィッチ 5およびブルアップ抵抗 6よりなるリ セット検出手段と、 リセット制御回路 7と、 ハイスピード ·モード用のレシーバ 8を備えている。
SE0タイマー 3は、 常時、 U SBバスの SE0状態の継続時間をカウントす る。 SE0タイマー 3は、 SE0状態開始からのカウンタが 3ms以上になった 時点で、 サスペンド/リセット判別回路 4への SEO 3ms検出信号をアサート する。
サスペンド Zリセット判別回路 4は、 SEO 3ms検出信号がアサートされる と、 スィッチ 5を閉じて、 D+信号線にプルアップ抵抗 6を接続する。 そして、 サスペンド リセット判別回路 4は、 ブルアップ抵抗 6を接続したときの U S B バスの状態が S E 0であればリセットと認識し、 S E 0でないときにはサスペン ドと認識する。 サスペンド/リセット判別回路 4は、 リセットと認識した場合に は、 リセット制御回路 7へのリセット検出信号をアサートする。
リセット制御回路 7は、 リセット検出信号がアサートされると、 レシーバ 8へ の閾値レベル変更信号をアサートする。 レシーバ 8は、 閾値レベル変更信号がァ サートされると、 レシーバ 8の閾値レベルを変更する。 また、 レシーバ 8は、 D +信号おょぴ D—信号に応じて、 SE0信号、 J状態であることを示す J信号、 または K状態であることを示す K信号を出力する。 リセット制御回路 7は、 レシ ーバ 8から出力された J信号または K信号を認識し、 レシーバ 8の閾値レベルを 元に戻す。 SE0タイマー 3は、 レシ"バ 8から出力された SE0信号を認識す る。
第 2図は、 レシーバ 8の内部構成の第 1の例を示すブロック図である。 第 2図 に示すように、 レシーバ 8は、 閾値がたとえば 125 mVの通常レシーバ 81と 、 閾値がたとえば 25 OmVのタイニイ J用レシーバ 82と、 セレクタ 83を有 する。 D+信号おょぴ D—信号は、 通常レシーバ 81およびタイニイ J用レシ一 バ 82の両方に供給される。
供給された D+信号おょぴ D—信号に応じて、 通常レシーバ 81は 125mV の閾値に基づき、 またタイニイ J用レシーバ 82は 25 OmVの閾値に基づいて 、 それぞれセレクタ 83への SE 0信号、 J信号および K信号をアサートまたは ネゲートする。 具体的には、 通常レシーバ 8 1およびタイニイ J用レシーバ 8 2 は、 D +信号と D—信号がともにたとえば 8 0 O mVよりも小さければ、 S E O 信号をアサートし （S E O状態）、 いずれか一方がたとえば 8 0 O mV以上であ れば、 S E O信号をネゲートする。
また、 通常レシーバ 8 1およびタイニイ J用レシーバ 8 2は、 D +信号がそれ ぞれの閾値以上であれば J信号をアサート （K信号はネゲート） し、 D—信号が それぞれの閾値以上であれば K信号をアサート （ J信号はネゲート） する。 セレ クタ 8 3は、 リセット制御回路 7から供給された閾値レベル変更信号がアサ一ト ざれていれば、 タイニイ J用レシーバ 8 2の出力信号を選択し、 閾値レベル変更 信号がネゲートされていれば、 通常レシーバ 8 1の出力信号を選択する。
レシーバ 8は、 つぎの構成であってもよい。 第 3図は、 レシーバ 8の内部構成 の第 2の例を示すブロック図である。 第 3図に示す例では、 レシーバ 8は、 セレ クタ 9 1と、 絶対値出力減算器 9 2と、 コンパレータ 9 3と、 判定器 9 4と、 S E 0用レシーバ 9 5を有する。
セレクタ 9 1は、 リセット制御回路 7から供給された閾値レベル変更信号がァ サートされていれば、 タイニイ J用としてたとえば 2 5 O mVの閾値を選択し、 閾値レベル変更信号がネゲートされていれば、 通常動作用としてたとえば 1 2 5 mVの閾値を選択する。 絶対値出力減算器 9 2は、 D +信号の電圧と D—信号の 電圧との差分の絶対値、 すなわち I ([D +信号] 一 [D—信号]) 1の値と、 D +信号の電圧から D—信号の電圧を減算したときの符号を求める。 コンパレータ 9 3は、 セレクタ 9 1により選択された閾値と、 絶対値出力減算器 9 2から供給 された絶対値とを比較する。
判定器 9 4は、 コンパレータ 9 3での比較結果と、 絶対値出力減算器 9 2から 供給された符号とに基づいて、 J状態または K状態の判定をおこなう。 具体的に は、 絶対値が閾値以上の場合、 符号がプラスであれば J信号をアサートして、 K 信号をネゲートし （J状態）、 符号がマイナスであれば J信号をネゲートして、 K信号をアサートする （K状態)。 一方、 絶対値が閾値よりも小さいときは、 無 効である。 3£0用レシーパ95は、 D+信号と D—信号がともにたとえば 80 OmVよりも小さければ、 SE0信号をアサートし （SE0状態）、 いずれか一 方がたとえば 80 OmV以上であれば、 S E 0信号をネゲートする。
また、 レシーバ 8は、 つぎの構成であってもよい。 第 4図は、 レシーバ 8の内 部構成の第 3の例を示すブロック図である。 第 4図に示す例では、 レシーバ 8は 、 D+信号をディジタル信号に変換する A/Dコンバータ 101と、 D—信号を ディジタル信号に変換する A/Dコンバータ 102と、 それら AZDコンバータ 101， 102の出力値 （ディジタル変換値）、 およびリセット制御回路 7から 供給された閾値レベル変更信号に応じて、 SE0信号、 J信号および K信号をァ サートまたはネゲートする演算器 103を有する。
演算器 103は、 D+信号のディジタル変換値と D—信号のディジタル変換値 がともにたとえば 80 OmVよりも小さければ、 SE0信号をアサートし （SE 0状態）、 いずれか一方がたとえば 80 OmV以上であれば、 SE0信号をネゲ ートする。 また、 演算器 103は、 D+信号のディジタル変換値がたとえば 15 OmV以上のときに J信号をアサート （K信号はネゲート） して J状態とし、 D —信号のディジタル変換値がたとえば 150 m V以上のときに K信号をアサ一ト ( J信号はネゲート） して K状態とする。 D+信号のディジタル変換値と D—信 号のディジタノレ変換値がともにたとえば 15 OmVよりも小さいときは、 無効で ある。
つぎに、 本発明にかかる US B装置の制御の第 1の例について説明する。 第 5 図は、 ハンドシェーク時の制御の第 1の例を示すフローチャートである。 第 5図 に示すように、 USBパスが SE 0状態になり、 リセット中のハンドシェークが 開始されると、 まず SEOタイマー 3は、 SEO状態の継続時間のカウントを開 始する。 そして、 SEOタイマー 3は、 SEO状態がたとえば 3ms以上継続し た時点で （ステップ S 501 ： Ye s)、 サスペンド/リセット判別回路 4へ S E 03ms検出信号をアサ一トする。
ついで、 サスペンド/リセット判別回路 4は、 スィッチ 5を閉じ、 D+信号線 にプルアップ抵抗 6を接続する （ステップ S 502)。 そして、 サスペンド //リ セット判別回路 4は、 US Bパスが SE0状態である力否かを判別する （ステツ プ S 503)。 その結果、 USBバスが SE0状態であれば （ステップ S 503 ： Y e s )、 サスペンド Zリセット判別回路 4は、 ホストの状態がリセットであ ると認識し、 リセット制御回路 7ヘリセット検出信号をアサートする。
ついで、 リセット制御回路 7は、 ハイスピード ·モード用のレシーバ 8へ閾値 レベル変更信号をアサートする。 それによつて、 レシーバ 8は、 閾値をたとえば 250mVに変更する （ステップ S 504)。 ついで、 ドライバ （第 1図では省 略） 力 D—信号をアサートして、 チヤープドライブ Kを実行する （ステップ S 505)。 ついで、 ドライバは、 D—信号をネゲートして、 チヤープドライブ K を終了し、 U S Bパスが J状態または K状態となるまで U S Bバスを S E 0状態 に保持する （ステップ S 506)。
ついで、 リセット制御回路 7は、 USBバスが K状態になったことを検出した ら （ステップ S 508 ： Y e s)、 レシーバ 8へ閾値レベル変更信号をネゲート する。 それによつて、 ハイスピード 'モード用のレシーバ 8は、 閾値をたとえば 125mVに戻す （ステップ S 509)。 このようにして、 U S B 2. 0対応装 置の接続先が HSホストであることが認識され （ステップ S 510)、 ハンドシ エークが終了し、 リセットが終了する。
一方、 チヤープドライブ 'Kの終了後、 リセット制御回路 7は、 USBバスが J 状態になったことを検出したら （ステップ S 507 ： Ye s)、 ハイスピード ' モード用のレシーバ 8へ閾値レベル変更信号をネゲートする。 そして、 ハイスピ ード.モード用のレシーバ 8は、 閾値をたとえば 125 mVに戻す （ステップ S
511)。 このようにして、 US B 2. 0対応装置の接続先が FSホストである ことが認識され （ステップ S 512)、 ハンドシェークが終了し、 リセットが終 了する。
また、 チヤープドライブ Kの終了後、 US Bバスが SE0状態のまま所定時間 、 たとえば 100 μ s以上経過した場合 （ステップ. S 506 ： Ye s) には、 J 状態を検出した場合と同様に、 ハイスピード ·モード用のレシーバ 8の閾値がた とえば 125mVに戻され （ステップ S 51 1)、 FSホストであることが認識 される （ステップ S 512)。 そして、 ハンドシェークが終了し、 リセットが終 了する。 また、 ステップ S 503で US Bバスの状態を判別した結果、 USBパ スが SE0状態でなければ （ステップ S 503 ： No), サスペンド Zリセッ ト 判別回路 4は、 ホストの状態がサスペンドであると認識し （ステップ S 51 3) 、 ハンドシェークが終了する。
上述した制御のステップ S 507で US Bバスが J状態であること、 またはス テツプ S 508で US Bパスが K状態であることを検出する代わりに、 つぎの第 2の制御例のようにしてもよい。 第 6図は、 ハンドシェーク時の制御の第 2の例 を示すフローチャートである。 第 6図に示すように、 リセット中のハンドシェ一 クが開始されると、 ステップ S 601〜ステップ S 605を順におこなう。 なお 、 ステップ S 601、 S 602、 S 603、 S 604および S 605は、 それぞ れ前記第 1の制御例のステップ S 501、 S 502、 S 503、 S 504および S 505と同じであるので、 重複する説明を省略する。
ついで、 チヤープドライブ Kを終了し、 US Bバスが SE0状態のまま所定時 間、 たとえば 2. 5ms経過する前に （ステップ S 606 ： No), リセット制 御回路 7は、 U S Bバスの K状態と J状態の綠り返しを所定回数、 たとえば少な くとも 3回検出したら （ステップ S 607 ： Y e s)、 ハイスピード 'モード用 のレシーバ 8へ閾値レベル変更信号をネゲートする。 それによつて、 ハイスピー ド .モード用のレシーバ 8は、 閾値をたとえば 125mVに戻す （ステップ S 6 08)。 このようにして、 USB 2. 0対応装置の接続先が HSホストであるこ とが認識され （ステップ S 609)、 ハンドシェークが終了し、 リセットが終了 する。
また、 チヤープドライブ Kの終了後、 1138バスが3£0状態のまま、 たとえ ば 2. 5ms以上経過した場合 （ステップ S 606 ： Ye s) には、 FSホスト であることが認識され （ステップ S 610)、 ハンドシェークが終了し、 リセッ トが終了する。 また、 ステップ S 603で US Bバスの状態を判別した結果、 U SBパスが SE 0状態でなければ （ステップ S 603 ： No), サスペンド/リ セット判別回路 4は、 ホストの状態がサスペンドであると認識し （ステップ S 6 11)、 ハンドシェークが終了する。
上述した実施の形態によれば、 リセット検出時に、 ハイスピード ·モード用の レシーバ 8の閾値が、 タイニイ J状態における US Bバスの電圧よりも高い値、 たとえば 25 OmVに変更されるので、 タイニイ Jを検出することなく、 USB ホストからの応答により US Bバスが K状態になったことを正しく検出すること ができる。 したがって、 HSホストを FSホストであると誤認識することなく、 HSホストであることを正しく認識して、 ハイスピード ·モードで接続すること ができる。
以上において本発明は、 上述した実施の形態に限らず、 種々変更可能である。 たとえば、 レシーバ 8の閾値や、 SEO状態の検出時間などは、 US Bの規格に 応じて種々選択することができる。 また、 レシーバ 8のリセット後の閾値は、 1 25mVに限らず、 US Bの規格内の値であればよい。
以上説明したように、 本発明によれば、 リセット検出時に、 ハイスピード ·モ ード用のレシーバの閾値が、 タイニイ J状態における US Bバスの電圧よりも高 い値に変更されるので、 タイユイ Jを検出することなく、 US Bホストからの応 答により U S Bバスが K状態になったことを正しく検出することができる。 した がって、 HSホストを F Sホストであると誤認識することなく、 HSホストであ ることを正しく認識して、 ハイスピード ·モードで接続することができるという 効果を奏する。 産業上の利用可能性
以上のように本発明は、 タイニイ Jの検出を防いで、 USB2. 0非適合 HS ホストであっても、 HSホストであることを正しく認識して、 ハイスピード 'モ 一ドで接続することが可能な U SB 2. 0対応装置を提供することに適している 。 また、 本発明は、 タイニイ Jの検出を防いで、 USB2. 0非適合 HSホスト であっても、 HSホストであることを正しく認識して、 ハイスピード 'モードで 接続するための US B 2. 0対応装置の制御方法を提供することに適している。

Claims

請 求 の 範 囲
1. USBホストに USBバスを介してハイスピード ·モードで接続可能な US B装置であって、
US Bパスの信号を受けるハイスピード ·モード用のレシーバと、
リセットの開始を検出するリセット検出手段と、
リセットの検出時に、 前記レシーバの閾値を、 タイニイ J状態における USB バスの電圧よりも高くするリセット制御回路と、
を具備することを特徴とする USB装置。
2. 前記リセット制御回路は、 チヤープドライブ Kに対する USBホストの応答 により U S Bバスが K状態になったことを検出して、 前記レシーバの閾値を元に 戻すことを特徴とする請求の範囲第 1項に記載の U S B装置。
3. 前記リセット制御回路は、 チヤープドライブ Kに対する USBホストの応答 により U S Bバスが J状態になったことを検出して、 前記レシーバの閾値を元に 戻すことを特徴とする請求の範囲第 1項に記載の U S B装置。
4. 前記リセット制御回路は、 チヤープドライブ Kに対する USBホストの応答 により U S Bバスが K状態と J状態を所定回数繰り返したことを検出して、 前記 レシーバの閾値を元に戻すことを特徴とする請求の範囲第 1項に記載の U S B装
5. 前記リセット検出手段は、
US Bパスの SEO状態の継続時間をカウントするタイマーと、
前記タイマーが所定時間をカウントしたときに、 U S Bバスの D+信号線に接 続されるプルアップ抵抗と、 前記 D +信号線にブルアップ抵抗が接続された状態で U S Bパスの状態を検出 し、 S E 0状態であればリセットであると判別するリセット判別回路と、 を備えていることを特徴とする請求の範囲第 1項〜請求の範囲第 4項のいずれ か一つに記載の U S B装置。
6 . 前記レシーバは、
第 1の閾値の通常動作用のレシーバと、
タイニイ J状態における U S Bバスの電圧よりも高い第 2の閾値のタイニイ J 用レシーバと、
前記リセット制御回路の出力信号に基づいて、 前記通常動作用のレシーバと前 記タイニイ J用レシーバのいずれ力一方の出力信号を選択するセレクタと、 を備えていることを特徴とする請求の範囲第 1項〜請求の範囲第 4項のいずれ か一つに記載の U S B装置。
7 . 前記レシーバは、
前記リセット制御回路の出力信号に基づいて、 通常動作時の第 1の閾値とタイ ニイ J状態における U S Bバスの電圧よりも高い第 2の閾値のいずれか一方を選 択するセレクタと、
U S Bバスの D +信号の電圧から D—信号の電圧を減算した値の符号およぴ絶 対値を求める減算器と、
前記減算器で求められた絶対値と前記セレクタにより選択された閾値とを比較 するコンパレータと、
前記コンパレータの比較結果と前記減算器で求められた符号とに基づいて、 U S Bパスが J状態であるか K状態であるかを判定する判定器と、
U S Bパスが S E 0状態であることを検出する S E 0用レシーバと、 を備えていることを特徴とする請求の範囲第 1項〜請求の範囲第 4項のいずれ か一つに記載の U S B装置。
8. 前記レシーバは、
US Bパスの D+信号をディジタノレ信号に変換する第 1の A/Dコンバータと D一信号をディジタル信号に変換する第 2の A/Dコンパータと、
前記第 1の AZDコンバータの出力値、 前記第 2の AZDコンバークの出力値 および前記リセット制御回路の出力信号に基づいて、 USBバスが J状態である 力 K状態であるか SE0状態であるかを演算して求める演算器と、
を備えていることを特徴とする請求の範囲第 1項〜請求の範囲第 4項の！/、ずれ か一つに記載の U S B装置。
9. USBホストに US Bパスを介してハイスピード ·モードで接続可能な US B装置の、 US Bホストとのハンドシェークにおいて、
リセットの開始を検出する工程と、
リセットの検出時に、 US Bバスの信号を受けるハイスピード 'モード用のレ シーバの閾値を、 タイニイ J状態における US Bパスの電圧よりも高い値に変更 する工程と、
チヤープドライブ Kを実行して、 終了する工程と、
チヤープドライブ Kの終了後、 US Bバスが S E 0状態のまま所定時間が経過 したとき、 またはチヤープドライブ Kの終了後、 所定時間が経過する前に、 US Bバスが K状態もしくは J状態になったことを検出したときに、 前記レシーバの 閾値を元に戻す工程と、
を含むことを特徴とする USB装置の制御方法。
10. US Bホストに US Bバスを介してハイスピード 'モードで接続可能な U S B装置の、 US Bホストとのハンドシェークにおいて、
リセットの開始を検出する工程と、 リセットの検出時に、 U S Bパスの信号を受けるハイスピード ·モード用のレ シーバの閾値を、 タイニイ J状態における U S Bパスの電圧よりも高い値に変更 する工程と、
チヤープドライブ Kを実行して、 終了する工程と、
チヤープドライブ Kの終了後、 所定時間が経過する前に、
U S Bパスの K状態と J状態の繰り返しを所定回数検出したときに、 前記レシ ーバの閾値を元に戻す工程と、
を含むことを特徴とする U S B装置の制御方法。
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